关于举办“纳米级低功耗容错数字IC设计高级培训班”的通知
2015-09-24 20:34:25   来源：微迷   评论：0   点击：

工业和信息化部人才交流中心
比利时微电子研究中心IMEC

关于举办“纳米级低功耗容错数字IC设计高级培训班”的通知

各有关单位：

为贯彻落实《国家集成电路产业发展推进纲要》，推进工业和信息化部“软件和集成电路人才培养计划”的实施，培养一批掌握核心关键技术，处于世界前沿水平的中青年专家和技术骨干，以高层次人才队伍建设推动共性、关键性、基础性核心领域的整体突破，促进我国软件和集成电路产业持续快速发展，工业和信息化部人才交流中心和比利时微电子研究中心IMEC定于2015年10月26-27日在北京大学共同举办“纳米级低功耗容错数字IC设计高级培训班”，邀请世界数字IC设计领域著名专家、荷兰埃因霍芬理工大学教授、比利时微电子研究中心IMEC研究员Hailong Jiao授课。 本次课程首先介绍纳米级集成电路设计面临的挑战，随后讲解多种先进的低功耗设计技术，涉及到技术原理（设计挑战、休眠晶体管尺寸、物理设计等）和电源门控设计的高级主题 （噪声抑制、数据保留、存储电源门控等）。还将介绍适用于移动和可穿戴设备主动节电的超低电压设计技术（如晶体管尺寸）。最后针对工艺、电压和温度变化下的设计裕度降低以及老化效应，介绍新的低功耗范式（例如better-than-worst-case设计）、容错电路和系统设计技术。

现将有关事宜通知如下：

一、主办单位
工业和信息化部人才交流中心
比利时微电子研究中心（IMEC）

二、协办单位
北京大学（信息科学技术学院）
麦姆斯咨询

三、参加对象

本次课程面向相关集成电路企业、科研院所和高等院校从事相关领域的工程师和研究人员。课程采用中文授课，英文PPT课件，要求学员具备相应英语水平。

四、培训安排

培训时间：2015年10月26-27日（2天）

培训地点：北京大学（微纳电子大厦），北京市海淀区颐和园路5号

日程安排：
10月25日下午15:00-17:00报到
10月26日上午8:30举行开班仪式
10月27日下午17:00举行结业仪式
其余为上课时间：上午8:30-12:00，下午14:00-17:30

结业仪式将颁发工业和信息化部人才交流中心和比利时微电子研究中心（IMEC）共同证书，参加培训者可推荐参加国家“软件和集成电路人才培养计划”评选。

五、报名方式

请各单位收到通知后，积极选派人员参加。请发送Email至麦姆斯咨询。

邮件题目格式为：报名纳米级低功耗容错数字IC设计高级培训班+单位+人数

麦姆斯咨询：
联系人：王懿
电话：18217468860
E-mail：WangYi@MEMSConsulting.com

附件1：课程大纲

Day One 第一天

1. Nanoscale IC design challenge

The important design challenges and issues in nanoscale digital integrated circuits

The behaviors of transistors and circuits under the influence of short channel effects

The effects of process variations and temperature on nanoscale transistors and circuits

纳米级IC设计挑战

纳米级数字集成电路中重要的设计挑战和问题

短沟道效应的影响下的晶体管和电路行为

工艺变化和温度对纳米晶体管和电路的影响

2. low power design techniques

The different sources of power consumption in active circuits and idle circuits

The state-of-the-art low power design techniques for reducing dynamic power consumption as well as leakage power consumption

低功耗设计技术

有源电路和空载电路中功耗的不同来源

为减少动态功耗和泄漏功耗的领先低功耗设计技术

3. Power gating I—Fundamentals

Power gating is the most commonly used leakage power reduction technique in idle circuits. In this session, the concept of power gating is introduced. Different implementation styles of power gating are presented. A variety of design challenges for implementing power gating is examined. The methods to size sleep transistors for power-gated circuits are explored. Different techniques to reduce the sizes of sleep transistors are introduced.

电源门控第一部分—原理

电源门控是空载电路中最常用的减少泄漏功率的技术。本部分介绍电源门控设计的概念，并讲述电源门控不同的实现风格。本部分将检视实现电源门控面临的各类设计挑战，还将探讨为电源门控电路确认休眠晶体管尺寸的方法。同时介绍缩小休眠晶体管尺寸的不同技术。

4. Power Gating II—Advanced topics

In order to solve the various design issues with power gating, several advanced topics for implementing power gating are presented in this session. First of all, the mode transition scheduling techniques are explained to reduce the mode transition noise, delay, and energy overhead of power-gated circuits. Afterwards, how to implementing data retention in flip-flops and SRAM circuits are investigated. Finally, the tricks to implement power gating in back-end flow are introduced.

电源门控第二部分—高级主题

为解决电源门控中的各种设计问题，本部分将讲述实现电源门控中的一些高级主题。首先，将解释模式切换调度技术，用以降低电源门控电路的模式切换噪声、延迟和能源开销。之后，将深入研究如何在触发器和SRAM电路中实现数据保留。最后将介绍在后端流程中实现电源门控的技巧。

Day Two 第二天

5. Ultra-low voltage IC design

The energy profile of integrated circuits with voltage scaling is explored. The reasons why people would like to go to subthreshold region or near-threshold region for circuit operations are explained. The behavior of logic circuits in near-/sub-threshold regions is presented. The corresponding design challenges in ultra-low voltage regions are revealed. A new methodology for subthreshold standard cell library design is introduced.

The challenges of SRAM circuit design in ultra-low voltage region are introduced. Different techniques to facilitate ultra-low voltage SRAM circuit design are presented.

超低电压IC设计

将结合电压缩放探讨集成电路的能线图，并解释为什么人们会喜欢去亚阈区或近阈区进行电路操作。讲述亚阈区和近阈区逻辑电路的行为，并揭示超低电压区相应的设计挑战。同时介绍阈下标准单元库的设计的新方法。

本部分将介绍超低电压区域SRAM电路设计面临的挑战，并讲述辅助超低电压SRAM电路设计的不同技术。

6. Error-resilient circuit and system design

The influence of process, temperature, and voltage variations as well as aging and soft errors is so significant that designers have to leave large margins to deal with the worst-case scenario. The concept of “better-than-worst-case” design is introduced in this session. Different circuit techniques to deal with the timing violations under the influence of process, temperature, and voltage variations are explored. Furthermore, techniques to deal with the aging issues are investigated.

容错电路和系统设计

工艺、温度、电压的变化以及老化和软错误的影响是如此重要，以至于设计者不得不留出大的裕度以应付最坏的情况。此部分将介绍"better-than-worst-case "设计的概念，并探讨在工艺、 温度、电压的变化的影响下处理时序冲突的电路技术。此外，还将深入研究应对老化问题的技术。

附件2：授课专家简介

Hailong Jiao

埃因霍芬理工大学教授，比利时微电子研究中心IMEC研究员

Hailong Jiao于香港科技大学获得电子和计算机工程博士学位后进入荷兰埃因霍芬理工大学电气工程系的电子系统团队，并被评为教授，同时还兼任比利时微电子研究中心IMEC研究员。他的主要研究领域是低功耗和超低功耗的容错VLSI电路与系统设计，包括容错系统、近似计算、超动态电压缩放、电源-地门控技术、稳健和高能效的电源分布网络、低功耗和稳健存储器电路和容噪声互连等，同时还致力于新兴设备和设备-电路协同设计、3D集成和可制造性设计。他合著并发表在国际性期刊和大会的论文30余篇，并拥有2项专利。他是Elsevier Microelectronics Journal 和World Scientific Journal of Circuits, Systems, and Computers的副编辑，同时担任了多个会议的技术委员会成员，包括：IEEE Asia and South Pacific Design Automation Conference (ASP-DAC 2016)、HiPEAC 2015 (MemTDAC: Memristor Technology, Design, Automation and Computing)、IEEE Computer Society Annual Symposium on VLSI (ISVLSI 2014, 2015)、ACM/SIGDA Great Lakes Symposium on VLSI (GLSVLSI 2011)

附件3：主办单位介绍

工业和信息化部人才交流中心（国家IC人才培养平台）是工业和信息化部负责人才培养、国际交流合作、智力引进、人才战略研究和咨询等工作的直属一类事业单位，围绕国家和工业和信息化部的重大工程和重点领域开展相关工作。目前承担国家“软件和集成电路人才培养计划”和“高端装备人才培养计划”的组织实施工作。中心与世界顶尖科研机构和著名跨国公司、高校如比利时IMEC、德国弗朗霍夫研究院、美国麻省理工学院计算机中心、斯坦福大学、IBM、MICROSOFT、CISCO、芬兰NOKIA、瑞士洛桑国际学院、西班牙IESE商学院等长期开展合作。

比利时微电子研究中心(IMEC)，成立于1984年，位于比利时鲁汶市，是全球最先进的独立微电子研究机构。研究方向主要集中在信息和通信技术、医疗保健和能源等领域，领先产业界3至10年的技术需要，在全球半导体界备受推崇。IMEC目前拥有来自75个国家和地区的员工超过2000名，其中包括超过600名产业界的常驻研究员和客座研究员。合作伙伴包括英特尔，台积电，三星，高通，应用材料等世界知名公司。除总部在比利时鲁汶外，IMEC在荷兰、台湾、中国、印度、美国及日本均设有分部。