Verilog-A将设计精度推向新高度
2018-07-11 10:48:07 来源：麦姆斯咨询评论：0 点击：

Verilog-A可以实现自顶向下的电路设计，鼓励设计人员在早期运行系统级仿真，以验证接口和系统集成问题。设计人员为各个主要的设计模块创建行为模型，然后开始执行系统级仿真，从而确保可以准确连接所有设计模块。

简介

使用Verilog-A可以提高设计人员的生产效率和准确性。您可以通过Verilog-A提高仿真性能，从而：
- 以更快的运行时间完成行为建模，并在早期运行系统级仿真。
- 进行特殊检查和测量，例如安全工作区的检查。
- 创建复杂的输入激励。
- 创建非标准器件的模型，例如微机电系统（MEMS）、图像传感器或薄膜晶体管（TFT）。

Verilog-A的优点
- 在设计周期的早期运行系统级仿真，从而找出系统集成问题，尽量避免在设计周期的后期进行重新设计。
- 执行特殊测量，例如：微分非线性（DNL）、积分非线性（INL）和相对建立时间。
- 在仿真期间运行安全工作区检查，包括电压是否处于规定范围或器件是否在指定区域内运行。
- 混合并匹配模块在行为和器件级的模型，以加快运行时间。
- 轻松创建复杂的输入激励，例如随机信号、伪随机比特流、限幅信号、非线性压缩或采样信号。
- 使用简单有效的器件行为描述语言，针对TFT、图像传感器、太阳能电池、晶体管或MEMS等特殊器件创建自己的模型。

行为建模

模拟设计通常采用的是自底向上的设计方法。这个方法的缺陷是，如果在设计周期的后期发现系统集成问题，可能会造成额外的费用支出和工作投入。

传统的自底向上的模拟设计方法可能会造成额外的费用支出和工作投入

图1：传统的自底向上的模拟设计方法可能会造成额外的费用支出和工作投入

Verilog-A可以实现自顶向下的电路设计，鼓励设计人员在早期运行系统级仿真，以验证接口和系统集成问题。设计人员为各个主要的设计模块创建行为模型，然后开始执行系统级仿真，从而确保可以准确连接所有设计模块。完成系统级的设计之后，设计人员可以进行器件级的单个模块的设计，然后在详细设计时对各个模块的行为模型进行校准。经过校准的行为模型可用作下一个设计的系统级仿真的初始模型。

Verilog-A可以实现自顶向下的设计，有助于在早期验证接口和系统集成问题

图2：Verilog-A可以实现自顶向下的设计，有助于在早期验证接口和系统集成问题

使用Verilog-A创建行为模型的另一大优点，是它可以实现行为模块与器件级模拟网表之间的协同仿真，从而加快仿真速度、缩短设计周期。

设计锁相环路（PLL）时，您可以混合并匹配模块在行为和器件级的模型，达到所需的仿真精度和运行时间之间的平衡。

PLL框图

图3：PLL框图

下面是PLL仿真运行时间表，其中各个模块都具有行为和器件级的模型。仿真运行时间是通过结合不同的模块表示进行测量的。这样，设计人员在关注模块级设计的同时，还能快速执行系统级仿真。

PLL仿真运行时间

图4：PLL仿真运行时间

设计人员可以使用数学方程式或传递函数快速创建复杂的行为模型，甚至只需三行代码就能创建出调频（FM）调制器。

Verilog-A FM调制码、FM数字信号调制

图5：Verilog-A FM调制码、FM数字信号调制

Verilog-A尤其有助于混合信号模块的建模。设计人员可以通过10行代码构建正交相移键控（QPSK）调制器，而且比全SPICE表示运行速度快了20倍以上。

QPSK数字信号调制与Verilog-A QPSK调制码

图6：QPSK数字信号调制与Verilog-A QPSK调制码

您可以使用Verilog-A中的laplace_xx和zi_xx函数在s域和z域中轻松指定传递函数，并且只需1行代码就能描述四阶低通3dB纹波切比雪夫滤波器。

Verilog-A针对四阶低通3dB纹波切比雪夫滤波器的代码、输入信号和输出信号

图7：Verilog-A针对四阶低通3dB纹波切比雪夫滤波器的代码、输入信号和输出信号

安全工作区

Verilog-A还可以不断扩展设计人员的设计需求，使他们能够在设计周期的早期发现设计错误。您可以通过Verilog-A执行特殊检查，例如安全工作区（SOA）的检查。您可以监控仿真期间的电压，并在节点或管脚电压超出安全工作范围时发出警报。这样有助于确保模数转换器（ADC）的输入电压始终保持在其可承受的电压范围内。甚至您还可以检查在超过特定时段后电压是否高出指定电压。

监控电压可以帮助您确保栅极到源极的电压始终稳定在使模型有效的电压范围内。

超过规定范围的电压的仿真结果